芯片7nm指的是什么 7nm工艺是什么意思( 三 )

2026-02-22 云知道

8nm：只差1nm的距离
和台积电针对7nm的态度不同，三星似乎很早就铁了心要给7nm直接上EUV，而不像台积电那样仍在早期的7nm方案中采用DUV和多重曝光。而在7nm EUV真正成熟以前，其过渡节点是一种名为8nm LPP的工艺，听起来也就少了1nm——虽然如今的这个数字不过就是个营销名词罢了。
采用8nm LPP相对知名的芯片也就是三星自家的Exynos 9820了，即应用于Galaxy S10手机的那款主SoC 。在我们先前的对比文章中就不难发现，Exynos 9820相较同代、相近IP方案的产品，在性能和效率方面是多有不及的[5] 。这个锅当然不能完全由8nm LPP工艺来背，但8nm LPP也绝对是拖后腿的重要一环。
8nm LPP是三星最后一代完全的DUV工艺技术。三星认为7nm的正确选择一定是EUV，但在10nm和7nm之间又有个空缺位置，所以8nm就诞生了。从一些关键参数来看，8nm LPP更像是三星10nm的改良加强版。即便就其名称来看，它与7nm十分接近。
三星早前宣称，其10nm工艺的gate pitch是64nm，Wikichip从高通获悉实际的值应该是68nm[6] 。M1, Mx pitch为48nm（这个值应该可以理解成interconnect pitch最小金属间距）。在8nm这个节点上，这两个值分别是64nm、44nm，相较10LPP节点的确有缩减，但缩减幅度比较有限，相比台积电N7的距离也不小。而且三星8nm LPP的fin pitch相较10nm LPP没有变化。
不过最小金属间距来到44nm这个尺寸，DUV也需要quad patterning（四重曝光）——就这个意义来说，8nm LPP的成本也真的不低。因为ArF光源本身的波长有193nm，要克服衍射效应、光刻更小的图案，业界为此引入了不少方案包括光学邻近效应修正（optical proximity correction）、双重曝光（double patterning）、四重曝光（quad patterning）。在双重曝光的方案上，三星选择的技术叫LELE（Litho-Etch-Litho-Etch），而不是SADP（自对准双重图案曝光）。
这里我们简单谈一谈LELE的原理，借此亦可理解DUV多重曝光的基本思路，即便不同方案的步骤会有差异[7] 。首先如上图所示，要有基底（substrate）、图案层（device layer）、硬掩膜（hardmask）。在LELE方案中，如果我们要达成interconnect pitch（最小金属间距）为64nm，那么就有了如下工序。
光刻胶（photoresist）在mask覆盖下曝光，形成需要的图案。由于我们的目标是64nm的interconnect pitch，所以起始图案间距可以控制在128nm（左上图：Litho 1）；随后就将图案，通过第一次蚀刻转到硬掩膜之上——残留的这层硬掩膜会作为后续步骤的掩膜存在（右上图：Etch 1）；用另一组图案和光刻胶，重复该过程，仍采用相同的128nm图案间距进行光刻（左下图：Litho 2）；最后再用硬掩膜和光刻胶作为蚀刻掩膜，二次蚀刻后就在下面的图案层形成了所需的图案（右下图：Etch 2），由于两次litho-etch（光刻-蚀刻）操作，就形成了64nm的interconnect pitch 。
在10nm制程上，三星用到了三重曝光LELELE 。三星在8nm节点上也并没有采用如今广为人知的SAQP（自对准四重图案曝光），而是LELELELE（四次LE）。三星也是行业内第一家采用LELELELE做多重曝光的，这种方案带来了更大的设计弹性，不过实际也伴随更大的复杂性和问题。
在8nm这代工艺节点上，三星也提供两种standard cell方案，分别是HD高密度、uHD超高密度。其中HD cell和10nm LPP节点一致；uHD是全新的cell方案，去掉一个P fin，cell高度缩减至0.9倍。三星宣称这种方案比之前的10LPP cell缩减了15%的逻辑面积。上面这张图是NAND2门的10nm HD与8nm uHD工艺对比，还是能够看到尺寸缩减的。
相对更具体地对比一下，三星10nm HD实现的晶体管密度大约51.8 MTri/mm2，8nm uHD可达成的晶体管密度为61.2 MTr/mm2 。这个值与台积电N7 HP高性能方案还比较接近，但和N7 HD高密度低功耗方案就有些距离了。

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